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对原装FC运行某些国产卡花屏的理论分析及其解决办法的探讨

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发表于 2014-9-29 10:12:33 | 显示全部楼层 |阅读模式
本帖最后由 n805 于 2015-12-19 22:06 编辑
& I  x4 d  ?) \: L. q! \& w/ Y
8 s) g+ g3 |% \& q+ c注:这里讨论的花屏现象是在主机、卡带完好的情况发生的,并非故障引起。而且是一部分近年生产的国产dao版卡在原装机(或早期组装机)上特有的现象。正版卡以及早期生产的dao版卡是没有此现象的。
3 @% x7 `2 j! M- E  S7 y+ p: q写这篇文章的缘由:# i/ B6 S! g6 Y8 b$ H
前段时间网友zythappy曾经发帖阐述了一些近年生产的游戏卡在原装或兼容FC主机上运行花屏的原因:
2 _, q: ^) o9 p# Z4 M9 C由于卡带未按标准生产,将卡座第17脚/OE信号线悬空,造成了花屏现象,并提供了改造游戏卡使之兼容于原装机的有效方法。但遗憾的是还有一些‘黑豆卡’根本无法找到/OE信号输入线,也就无法改造了。, m6 K. }& H4 M5 L  ~
后来在其它网友处听说花屏是由于机器上原来安装的74LS373速度过慢,更换日本原装的HD74LS373P、TI的SN74LS373N、仙童的DM74LS373会改善甚至完全消除花屏现象(在UA6528上,对于原装PPU 2C02还是不行)。$ W, A! x- K9 W" J1 H# B/ |
对此本人已经验证确实更换TI的SN74LS373N会极大改善花屏现象,但仍不完美。
" s/ |# k/ V7 k既然是芯片的速度太慢,那更换更高速的芯片不就行了么?想当然的我就有了这个想法,查阅了各公司的逻辑芯片数据表,发现AHC、ALS系列的ic速度更快,其传播延迟时间只有LS系列的1/3,于是上网购买了SN74AHC373N、SN74AHCT373N和SN74ALS373AN三种芯片,收到快递后高高兴兴的取出并安装到机器上,结果出乎意料的是使用了超高速的IC并没有改善花屏现象,反而更严重。
6 ]  X" C5 V, Z' r9 k% c) Z到此时我对与“373速度过慢造成/OE悬空卡花屏”的观点开始持怀疑态度,可惜搜遍了网络也没又找到任何关于此类问题的讨论,所以我决定自己将事情弄清楚,在查阅了大量文献及做了相关实验之后便有了本文。! Q& P* u# T1 m# l1 g& C6 D# F) u
闲话不再多叙,下面开始讨论实质问题:0 ?/ z; F: I  E0 Z& [/ E7 X% J) Z1 c4 d

理论上的分析:# p+ ^( R- e/ {- V+ e% m( ?/ p3 |3 \
要想弄清楚为什么卡带的/OE输入端悬空就会花屏,就必须弄清楚PPU访问VRAM或CHR-ROM的过程,所以就得了解PPU的时序。
5 A' z3 I, J) D% J( ~+ N! @+ ^NTSC制式的FC主机其主频为21.47727MHZ,PPU的实际运行频率为主频的4分频,即5.3693175MHZ,所以PPU的时钟周期长度为186.24ns,由于PPU的数据总线与地址总线的低8位使用相同的8根线路,所以访问内存得使用2个时钟周期,并且与锁存器74x373配合才可以。/ b% `* R/ Z/ A- b. {
PPU正常访问CHR-ROM的过程是这样的:# C7 [- L# n5 t* p
    在第一周期开始时,PPU输出全部的14位地址信息A0~A13,A13为卡带上CHR-ROM的选通信号/CS。ALE信号线输出一个持续时间为半个时钟周期的正脉冲(93.12ns),为将地址的低8位锁存到锁存器74x373做准备,PPU输出的/WE、/OE信号全部为高电平。在时间经过93.12ns后,ALE信号的正脉冲结束,并在其下降沿触发74x373的锁存动作。在余下的93.12ns时间里,各输出端信号保持不变,所以74x373芯片有90多ns的时间将地址的低8位锁存,数据表中74ls373的data setup time只有5ns,hold time 也只有20ns,所以时间是足够的。
9 K# C$ E7 J! s3 e3 o  ~    第二周期开始时,PPU的/OE端输出低电平,使PPU的总线转入输入状态;使CHR-ROM芯片的8条数据线开始输出数据,PPU的ALE输出则保持低电平直到整个周期结束,使锁存器一直保持在第一周期存入的低8位地址信息,以便CHR-ROM寻址。由于不知道PPU输入数据时的上升/下降时间,假定20ns吧,那么CHR-ROM有至少160ns的时间从高阻转为输出状态,这时间要求还是十分宽松的。PPU访问ROM或Vram的周期为372.48ns,所以花屏跟内存的速度没什么关系(大多数FC主机都配的120ns的内存)。, F5 @9 b' g8 C' p. S. m7 {
各位看文字比较晕的话下面有张时序图:& @, g$ H  q; V) q/ ?

7 K9 I1 R9 o, P我们再来看看会花屏的这些卡带的情况:
7 R2 X; W8 H5 M7 T这些卡带的CHR-ROM或CHR-RAM的/OE输入端都是直接与GND相连的,就是永久低电平,那么当CHR-ROM或CHR-RAM在接到/CS信号都就会立即输出数据,由上面的时序分析得知/CS信号是在第1周期就发出的,而此时CPU正在向总线输出地址信息,总线上的设备在同一时刻只能有1个输出,其它只能输入或脱开总线,多个设备同时输出就造成了总线冲突,破坏了传输给锁存器的地址信息,最后读出的信息当然也就是不正确的了。打个比方说,这就像多人使用对讲机一样,同一时刻只能1人在说话,否则谁也不能听清了。
! ~( q' F& V( o' T; u2 [至此真相大白,原来是总线冲突惹的祸。那么一部分卡带上面可以找到CHR-ROM或CHR-RAM的/OE输入端改造,没有/OE的豆卡怎么办?有没有修改主机的方案彻底解决不兼容现象呢?答案是肯定的。
- t; C, T4 Z' W解决方案的探讨:9 D7 ?; C  v, g9 O. H
根据上面的理论分析,我们可以添加额外电路实现以正确的时序控制卡带的CHR-ROM/RAM输出。# y* Q7 Z! @# ]2 {
要实现这个目标我们需要1个8位双向总线收发器和几个控制信号来控制:PPU输出的A13(给CHR-ROM的/CS信号)、/OE、/WE信号。
- m* U* c0 S$ i+ o8 ~' t74HC245是8位双向总线收发器,它有2个控制端,DIR和/OE,当/OE为高电平,芯片连接的两端总线就为高阻状态,就能实现隔离功能,但是我们有3个控制信号控制是否隔离,所以还要理清这几个信号之间的逻辑关系,还要用到一些门电路来将3路信号最后变为输出1路还能达到我们的目的。" K4 [' t: A& M' ^* I0 q
几个来自PPU的信号与总线收发器的使能端的逻辑关系:: }5 X' z) W* O  K& L' P
1.当PPU的A13信号为高电平时,要让74hc245将CHR-ROM脱离总线,不管其它信号如何,以其免干扰机内VRAM的操作。
. v4 r; j  x$ F% B2.PPU的/OE信号是输出使能,所以当/OE和A13同为低电平时,要使74hc245将CHR-ROM挂在总线上输入数据;
! t7 e! c* I7 X0 u3.PPU的/WE信号是写入使能,所以当/WE和A13同为低电平时,要使74HC245将CHR-ROM挂在总线上让PPU向其输出数据。3 y! \- p: N& D# P" `& F% x
4.另外在读写周期的第1周期,PPU的/OE、/WE信号都为高电平,此时必须要使74HC245将CHR-ROM脱离总线,以免总线冲突。, R0 |. B' c5 ^, g
--------------------------------
- i; I+ D; x' U1 k/OE、/WE信号可能同为高电平,却不可能同为低电平:可以不读也不写,但是不能同时既读又写。7 o: `4 M+ T4 P0 _/ ?
使用PPU的/OE信号控制74hc245的传输方向,/OE为低时向总线传送数据,/OE为高时分2种情况,1是读写操作第一周期,/WE、/OE都为高电平,但此时74hc245处在高阻状态,所以传输方向无所谓。2是除第一种情况外,当PPU进行写操作时,/OE信号必定为高电平,使得74hc245的传输方向为总线向CHR-RAM传输数据。
  U9 T: {$ `/ y3 M# h& O貌似挺复杂的逻辑关系哈,我的方案是使用2组或门及1组与门达成目标,U9、U10、U11就是后加入的电路,线路图如下:
% \/ E5 }6 I& y* M! D& }6 [
# d5 r* ^3 z( _' h( k0 ?1 P9 Z) k解释一下:7 a9 w+ B0 b% s. G. P
74HC32为4组2输入OR Gate;74HC08为4组2输入AND Gate
" o% q/ E. @4 ]. fA13为2组或门的公共线,当A13为高电平时,两路输出必定都为高电平,经过与门时输出也为高电平,满足上面逻辑关系的第1条$ w4 R& h! t, _
当A13为低电平时,OE也为低电平时,该支路输出低电平,而WE那条支路输出高电平,经过与门后输出低电平,满足上面逻辑关系的第2条。
8 Z$ J& f- K& |5 C# }当A13为低电平时,WE也为低电平时,该支路输出低电平,而OE那条支路输出高电平,经过与门后输出低电平,满足上面逻辑关系的第3条
4 U$ @3 f& a4 @( ]5 D6 D' v当OE和WE都为高电平时,同样两路输出必定都为高电平,经过与门时输出也为高电平,满足上面逻辑关系的第4条/ W1 |! d  L6 F2 @' ]; W
不知各位高手们有没有更好的方案,我现在的方案至少要3片IC才能达成目标,或许应该用PLD做这些逻辑?4 Q% g$ y! J! x6 \9 D
电路连接时要划断主板上到卡座26、27、28、29、60、59、58、57这8跟引脚的连线,飞线连接电路。
* Y/ Q9 n% _9 S! p下面是实验:
( H  t6 T9 `: f* L+ U6 g( l由于手里没有74hc32,74hc08,74hc245,就把上面的逻辑简化成单向传输,74hc245就用74ls373代替(只能是单向),门电路用74ls139代替。
; f! h/ s! ~: x7 J0 t: V2 V0 H+ }
4 x3 F6 B' C+ H' O. e焊接图:  s% M: k5 g! e
右下角面包板上的IC就是上图中的IC9和IC10,右边插座上插的是GD74LS373,也是花屏没商量的373$ L7 F* C5 M$ u

" q/ c; O' ?6 D, h. S机器上插的373用的是S74LS373N,传说中的花屏冠军:
* |% D3 \- ~' Z这个373之前花屏厉害,由于线路板已割断,复原麻烦,就用另一机器说明问题,下图是另一机器使用S74ls373N的运行照片:- a. [& K) a8 \+ N4 ?8 h
0 Z7 m7 a* m' ]. d  m4 c
花的厉害。
0 V0 @) c; t9 F0 q, ~; i
0 c  b( i  ?1 N& a# Z下面用刚刚改造完的机器运行一下:
0 `' K, j+ M: v  N) l; X! H! G( a( w' ~; j) `

/ P) p' y' ^8 B; i嘿嘿,完全没有花屏了(屏幕下方那个蓝点是LED指示灯的反光),看来我的理论是正确的,只是现在用的器件只能实现单向通讯,不能支持带有CHR-RAM的卡带。
: R  o6 w1 q1 W1 {+ b$ O& F7 t仍存在的问题:
  r. Y) m2 \4 [) \
  • 目前从理论上分析了主机与某些卡带不兼容的原因,但是还有个问题没有解决,就是不能解释在更换某品牌的锁存器373后总线冲突没有影响正确寻址的原因,我没有示波器等设备,无法知道实际情况到底发生了什么,希望有条件的朋友能分析一下实际运行时情况。
    4 \( E- J( ^' W5 p1 V) T# L9 @, w
我猜测可能是不同品牌的芯片的电气性能的不同(比如输入端电流大小不同导致上升/下降时间不等)造成不同的效果,但没有决定性的证据,在芯片的数据表上无法看出区别,仅是猜测。
2 ~7 v6 |2 `8 T6 W+ s5 B9 O% ?
  • 另外改造主机的方案还是比较麻烦的,我舍得割断主板上的连线,各位看官舍得对你的机器动刀么?还需要至少3片芯片,对于某些主机(比如原装机)的机壳,很难找到足够空间安装额外的芯片、电路板,也许重新设计整块PCB是比较好的方案吧。5 j: o7 N# I0 m9 C* ?# h$ Y
$ ?/ l9 m5 z4 f. W
写在最后:+ \; r  h" g6 Q5 o
也希望各路高手前来拍砖,欢迎不同观点和不同的解决方案。/ A7 W5 P' Z; O- R6 M# y+ z5 O" [
还有提醒各位一句:改造有风险,没有把握切莫动手!
+ n7 F0 _  y3 }; q; D# B4 X==================================# S/ s" }$ F/ }3 Q5 I9 v
EOF
) L( T) {9 `! a, W! X: w! a. E6 l, ?2 ~+ p8 U6 D* J6 K0 _
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发表于 2014-9-29 11:04:31 | 显示全部楼层
讲得很详细,有些地方看不懂。9 n9 `$ ?% {# }
很好的资料,感谢楼主分享。
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发表于 2014-9-29 17:44:15 | 显示全部楼层
偶像,我崇拜你,虽然我基本看不懂,重新设计吧。
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发表于 2014-10-2 03:18:24 | 显示全部楼层
本帖最后由 不拘一格 于 2014-10-2 03:38 编辑 7 E" m8 e  n8 f3 ^3 L
& ~& j' x9 M: t! K1 U" Q* q
我有灵感,74HC08输出直接去卡带56脚,应该就可以了。不需要双向缓冲器。
* S/ @+ I3 G. u! N& d) X+ P6 i
. r+ H3 M! N5 C( }( \; d6 Z1 o% I请验证我的思路,如可以,那么就修改电路,终极无花版全兼容FC设计就实现了
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发表于 2014-10-2 03:30:53 | 显示全部楼层

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发表于 2014-10-2 03:37:13 | 显示全部楼层
同时,我保留74HC373的看法,速度对于上升下降边沿斜坡的斜率有直接关联,速度越快,电平跳变斜坡就越陡,信号时分重叠的可能性就越小
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发表于 2014-10-2 12:13:08 | 显示全部楼层
不拘一格 发表于 2014-10-2 03:37/ k9 v3 ?( ]- C  z1 u* }) ^
同时,我保留74HC373的看法,速度对于上升下降边沿斜坡的斜率有直接关联,速度越快,电平跳变斜坡就越陡, ...

$ i- E  @* p+ f6 i( ]. G高手!
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 楼主| 发表于 2014-10-2 17:42:41 | 显示全部楼层
不拘一格 发表于 2014-10-2 03:188 L! |5 F7 i) d  O3 D4 W
我有灵感,74HC08输出直接去卡带56脚,应该就可以了。不需要双向缓冲器。
- M, I. K: @' _; I
% w! P! f- L4 o0 I6 z$ C请验证我的思路,如可以,那么就 ...
* }0 ^3 k, C. x7 {: {
直接控制PPU给CHR-ROM的CS信号就可以避免总线冲突,之前真没有想到。2 r" L+ z, o) a5 v
卡带的CS信号是不会有人敢省略的,您的办法又将电路简化了,2片芯片即可达成目标。) V- U- R2 {+ O! ~0 y" C9 P/ ^
非常感谢这位朋友的提示,希望今后也能多交流。
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 楼主| 发表于 2014-10-2 21:04:50 | 显示全部楼层
刚刚重新看了下PPU的内存访问时序,发现控制到卡带的A13信号貌似并不可靠,原因如下:! Q. m' f2 N) O  [" d- m
: \+ H6 W1 \* `1 {3 h+ \+ K% Y
如果在第二周期发出CHR-ROM的CS信号的话,那么CS信号的周期将减少一半时间变为186.24ns,这对于速度小于150ns的内存/ROM来说不会造成问题,但对于速度>=200ns的存储器就会出问题(cs信号的周期太短不满足存储器芯片的TACS参数),所以这个方案有可能使机器不兼容使用慢速MASKROM的早期盗版卡或正版卡带。5 G) G3 t0 Y7 @* u$ W- I9 Y2 C& _! E

! `% I& Y1 Y, o/ Y8 z# T5 E看来要做到卡带全兼容,总线收发器还是无法省略......
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发表于 2014-10-2 23:50:57 | 显示全部楼层
本帖最后由 不拘一格 于 2014-10-2 23:55 编辑 6 g# {" B# @+ ~; Y3 [
ly63 发表于 2014-10-2 21:04
' Y: C+ {! g7 b+ ?3 M3 Z: Y刚刚重新看了下PPU的内存访问时序,发现控制到卡带的A13信号貌似并不可靠,原因如下:9 T5 i4 j! g1 N9 q. Z* j7 W
  D9 ~+ B, p* u* p
如果在第二周期发出 ...
4 u. V. ?8 T7 i( M7 c) X; h
, }+ u2 L# X: I9 ~
应该没什么问题的,其实在ROM内部,CS与RD信号也是一起接到与门的。CS与WR也同样。只是由于少了根RD(OE)线而在外面搭电路完成本身ROM/RAM内部选通的逻辑而已; G& C' L! `* M% E& Y9 C

' ~2 I3 |- V: h5 d$ `有条件的话,最好实验证实下,外星卡〈爆笑三国〉〈真田十勇士汉化版〉,酷孩〈245合一〉是最好的测试卡带
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