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对原装FC运行某些国产卡花屏的理论分析及其解决办法的探讨

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发表于 2014-9-29 10:12:33 | 显示全部楼层 |阅读模式
本帖最后由 n805 于 2015-12-19 22:06 编辑
( x2 W% h# P/ [3 a0 t: T
6 D4 L+ s$ ]4 i- q; n  i注:这里讨论的花屏现象是在主机、卡带完好的情况发生的,并非故障引起。而且是一部分近年生产的国产dao版卡在原装机(或早期组装机)上特有的现象。正版卡以及早期生产的dao版卡是没有此现象的。% L/ i; F' i' F/ W2 Z6 @
写这篇文章的缘由:
+ |4 z' ~) t& m% i" z( i5 M& B前段时间网友zythappy曾经发帖阐述了一些近年生产的游戏卡在原装或兼容FC主机上运行花屏的原因:
4 C, j0 @- T4 j  v2 g由于卡带未按标准生产,将卡座第17脚/OE信号线悬空,造成了花屏现象,并提供了改造游戏卡使之兼容于原装机的有效方法。但遗憾的是还有一些‘黑豆卡’根本无法找到/OE信号输入线,也就无法改造了。
0 o3 e  I' ?4 U* V. I后来在其它网友处听说花屏是由于机器上原来安装的74LS373速度过慢,更换日本原装的HD74LS373P、TI的SN74LS373N、仙童的DM74LS373会改善甚至完全消除花屏现象(在UA6528上,对于原装PPU 2C02还是不行)。( H: }. L7 _2 S4 S/ O7 @# g
对此本人已经验证确实更换TI的SN74LS373N会极大改善花屏现象,但仍不完美。% d. m9 i) }; l3 G' C% ]
既然是芯片的速度太慢,那更换更高速的芯片不就行了么?想当然的我就有了这个想法,查阅了各公司的逻辑芯片数据表,发现AHC、ALS系列的ic速度更快,其传播延迟时间只有LS系列的1/3,于是上网购买了SN74AHC373N、SN74AHCT373N和SN74ALS373AN三种芯片,收到快递后高高兴兴的取出并安装到机器上,结果出乎意料的是使用了超高速的IC并没有改善花屏现象,反而更严重。
( J3 P+ D" F! t  t7 b" U4 W. l到此时我对与“373速度过慢造成/OE悬空卡花屏”的观点开始持怀疑态度,可惜搜遍了网络也没又找到任何关于此类问题的讨论,所以我决定自己将事情弄清楚,在查阅了大量文献及做了相关实验之后便有了本文。4 b0 v1 X& E9 P( P; p, S
闲话不再多叙,下面开始讨论实质问题:
: T7 E' D7 c0 u9 G
理论上的分析:( u9 X5 |/ ]; Y( y1 R! M; m- ^- l
要想弄清楚为什么卡带的/OE输入端悬空就会花屏,就必须弄清楚PPU访问VRAM或CHR-ROM的过程,所以就得了解PPU的时序。# A! p* h. z/ B! h' F
NTSC制式的FC主机其主频为21.47727MHZ,PPU的实际运行频率为主频的4分频,即5.3693175MHZ,所以PPU的时钟周期长度为186.24ns,由于PPU的数据总线与地址总线的低8位使用相同的8根线路,所以访问内存得使用2个时钟周期,并且与锁存器74x373配合才可以。
' _1 Q: Z4 ^" ~PPU正常访问CHR-ROM的过程是这样的:
. d- y5 h+ T. X2 j1 M( G    在第一周期开始时,PPU输出全部的14位地址信息A0~A13,A13为卡带上CHR-ROM的选通信号/CS。ALE信号线输出一个持续时间为半个时钟周期的正脉冲(93.12ns),为将地址的低8位锁存到锁存器74x373做准备,PPU输出的/WE、/OE信号全部为高电平。在时间经过93.12ns后,ALE信号的正脉冲结束,并在其下降沿触发74x373的锁存动作。在余下的93.12ns时间里,各输出端信号保持不变,所以74x373芯片有90多ns的时间将地址的低8位锁存,数据表中74ls373的data setup time只有5ns,hold time 也只有20ns,所以时间是足够的。
: @/ C. b* \+ p1 L    第二周期开始时,PPU的/OE端输出低电平,使PPU的总线转入输入状态;使CHR-ROM芯片的8条数据线开始输出数据,PPU的ALE输出则保持低电平直到整个周期结束,使锁存器一直保持在第一周期存入的低8位地址信息,以便CHR-ROM寻址。由于不知道PPU输入数据时的上升/下降时间,假定20ns吧,那么CHR-ROM有至少160ns的时间从高阻转为输出状态,这时间要求还是十分宽松的。PPU访问ROM或Vram的周期为372.48ns,所以花屏跟内存的速度没什么关系(大多数FC主机都配的120ns的内存)。2 l  U3 L' O$ ?% h- y0 v6 m" p
各位看文字比较晕的话下面有张时序图:
" f: G3 m# L& u5 G0 x  C5 E) ~2 C) H- r4 A
我们再来看看会花屏的这些卡带的情况:
( _2 E7 Y* ]  d, T; Z3 ?这些卡带的CHR-ROM或CHR-RAM的/OE输入端都是直接与GND相连的,就是永久低电平,那么当CHR-ROM或CHR-RAM在接到/CS信号都就会立即输出数据,由上面的时序分析得知/CS信号是在第1周期就发出的,而此时CPU正在向总线输出地址信息,总线上的设备在同一时刻只能有1个输出,其它只能输入或脱开总线,多个设备同时输出就造成了总线冲突,破坏了传输给锁存器的地址信息,最后读出的信息当然也就是不正确的了。打个比方说,这就像多人使用对讲机一样,同一时刻只能1人在说话,否则谁也不能听清了。
# h) `" }6 t  Z至此真相大白,原来是总线冲突惹的祸。那么一部分卡带上面可以找到CHR-ROM或CHR-RAM的/OE输入端改造,没有/OE的豆卡怎么办?有没有修改主机的方案彻底解决不兼容现象呢?答案是肯定的。
- H% Q; u- R, A1 E5 O解决方案的探讨:( E( g; j4 T0 z$ i& R0 j# V
根据上面的理论分析,我们可以添加额外电路实现以正确的时序控制卡带的CHR-ROM/RAM输出。2 v5 b" a. }$ P) `- [' m
要实现这个目标我们需要1个8位双向总线收发器和几个控制信号来控制:PPU输出的A13(给CHR-ROM的/CS信号)、/OE、/WE信号。
; g% [3 E7 x! Z1 x0 v74HC245是8位双向总线收发器,它有2个控制端,DIR和/OE,当/OE为高电平,芯片连接的两端总线就为高阻状态,就能实现隔离功能,但是我们有3个控制信号控制是否隔离,所以还要理清这几个信号之间的逻辑关系,还要用到一些门电路来将3路信号最后变为输出1路还能达到我们的目的。
" w2 g2 P; H; k- j几个来自PPU的信号与总线收发器的使能端的逻辑关系:
- ~- \' G  d& C  n/ U1.当PPU的A13信号为高电平时,要让74hc245将CHR-ROM脱离总线,不管其它信号如何,以其免干扰机内VRAM的操作。6 ]. x# k3 @  _6 _  z3 \# O# ^
2.PPU的/OE信号是输出使能,所以当/OE和A13同为低电平时,要使74hc245将CHR-ROM挂在总线上输入数据;! r; h, w# T: X
3.PPU的/WE信号是写入使能,所以当/WE和A13同为低电平时,要使74HC245将CHR-ROM挂在总线上让PPU向其输出数据。
$ b1 _5 E7 G3 I# s) E; d' B4.另外在读写周期的第1周期,PPU的/OE、/WE信号都为高电平,此时必须要使74HC245将CHR-ROM脱离总线,以免总线冲突。7 g- T" v" W  J, m6 _  A
--------------------------------: K/ a/ N4 ^& M( y0 P$ P% k
/OE、/WE信号可能同为高电平,却不可能同为低电平:可以不读也不写,但是不能同时既读又写。
$ x8 u  Y" e- B5 ^使用PPU的/OE信号控制74hc245的传输方向,/OE为低时向总线传送数据,/OE为高时分2种情况,1是读写操作第一周期,/WE、/OE都为高电平,但此时74hc245处在高阻状态,所以传输方向无所谓。2是除第一种情况外,当PPU进行写操作时,/OE信号必定为高电平,使得74hc245的传输方向为总线向CHR-RAM传输数据。3 Z* P  w; j# `% E! m+ X% e
貌似挺复杂的逻辑关系哈,我的方案是使用2组或门及1组与门达成目标,U9、U10、U11就是后加入的电路,线路图如下:! y2 I. a) t3 w) r" h
1 M4 Z  Q# s* x
解释一下:2 Y3 {: [$ t/ b: T; G& D
74HC32为4组2输入OR Gate;74HC08为4组2输入AND Gate
% w4 s9 g' s! {( R4 e& V1 sA13为2组或门的公共线,当A13为高电平时,两路输出必定都为高电平,经过与门时输出也为高电平,满足上面逻辑关系的第1条+ R6 b6 ?# a; N# Q
当A13为低电平时,OE也为低电平时,该支路输出低电平,而WE那条支路输出高电平,经过与门后输出低电平,满足上面逻辑关系的第2条。2 S. B& x/ n) ^+ N$ E+ r$ R
当A13为低电平时,WE也为低电平时,该支路输出低电平,而OE那条支路输出高电平,经过与门后输出低电平,满足上面逻辑关系的第3条
; f5 `) f" ?1 f. }, `3 _  c当OE和WE都为高电平时,同样两路输出必定都为高电平,经过与门时输出也为高电平,满足上面逻辑关系的第4条% p+ ?' ]; D. _5 H
不知各位高手们有没有更好的方案,我现在的方案至少要3片IC才能达成目标,或许应该用PLD做这些逻辑?! F* n% }8 t' k9 k) d
电路连接时要划断主板上到卡座26、27、28、29、60、59、58、57这8跟引脚的连线,飞线连接电路。
( u1 z/ j" M) J8 J" e- F下面是实验:3 P& u; S8 C$ ^
由于手里没有74hc32,74hc08,74hc245,就把上面的逻辑简化成单向传输,74hc245就用74ls373代替(只能是单向),门电路用74ls139代替。
' |& M8 X3 w* J4 N: }: O% x! l: ~# P6 Y0 C, |6 q0 G: I
焊接图:
& P+ u* j) ?, S8 Z; A1 }+ z右下角面包板上的IC就是上图中的IC9和IC10,右边插座上插的是GD74LS373,也是花屏没商量的3732 Y) s6 L0 w9 G$ ^3 O( _
3 H$ h8 P8 l' t$ {" q" P$ O# d1 ^5 Z
机器上插的373用的是S74LS373N,传说中的花屏冠军:5 S, ~& J$ W: t8 z$ Q6 }
这个373之前花屏厉害,由于线路板已割断,复原麻烦,就用另一机器说明问题,下图是另一机器使用S74ls373N的运行照片:
( z: @6 C9 v5 W; s  w) M! c- h/ V: k+ x. a2 X3 V" E  K
花的厉害。1 h0 B* r- n8 b. G7 I

; W2 H, _, i; F9 a下面用刚刚改造完的机器运行一下:
0 N. n4 O4 S. @" H
2 h- {4 g. g2 v0 v  f2 B& w$ [% x, J3 \4 U
嘿嘿,完全没有花屏了(屏幕下方那个蓝点是LED指示灯的反光),看来我的理论是正确的,只是现在用的器件只能实现单向通讯,不能支持带有CHR-RAM的卡带。
5 M& v+ H; ?. B8 b仍存在的问题:% ^' P! G8 u" U8 S
  • 目前从理论上分析了主机与某些卡带不兼容的原因,但是还有个问题没有解决,就是不能解释在更换某品牌的锁存器373后总线冲突没有影响正确寻址的原因,我没有示波器等设备,无法知道实际情况到底发生了什么,希望有条件的朋友能分析一下实际运行时情况。$ x2 \$ S9 y- c6 p
我猜测可能是不同品牌的芯片的电气性能的不同(比如输入端电流大小不同导致上升/下降时间不等)造成不同的效果,但没有决定性的证据,在芯片的数据表上无法看出区别,仅是猜测。1 |$ `. z. ^' z1 l4 z; c
  • 另外改造主机的方案还是比较麻烦的,我舍得割断主板上的连线,各位看官舍得对你的机器动刀么?还需要至少3片芯片,对于某些主机(比如原装机)的机壳,很难找到足够空间安装额外的芯片、电路板,也许重新设计整块PCB是比较好的方案吧。
    # {; q, O- o! t' N5 f0 h7 S" k* W
  f2 w: l5 I0 }  }- ~2 V
写在最后:- Y& A% [8 ?7 S' H3 y, ~
也希望各路高手前来拍砖,欢迎不同观点和不同的解决方案。
# G$ h4 ~9 i, y3 e0 M9 p9 s$ g/ F4 e还有提醒各位一句:改造有风险,没有把握切莫动手!0 B5 Q4 _. O% D" i8 p
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8 R' _3 I3 i" V3 w# bEOF
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发表于 2014-9-29 11:04:31 | 显示全部楼层
讲得很详细,有些地方看不懂。2 R- A" m$ \. ~  I2 G( K3 @2 X
很好的资料,感谢楼主分享。
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发表于 2014-9-29 17:44:15 | 显示全部楼层
偶像,我崇拜你,虽然我基本看不懂,重新设计吧。
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发表于 2014-10-2 03:18:24 | 显示全部楼层
本帖最后由 不拘一格 于 2014-10-2 03:38 编辑 , s: o4 G' ]4 T/ W
# a; a1 p- ~5 |, o2 k! m
我有灵感,74HC08输出直接去卡带56脚,应该就可以了。不需要双向缓冲器。3 D$ \; C+ c# z3 V  H7 z
! F( z, V0 o6 X, N" C# P0 k
请验证我的思路,如可以,那么就修改电路,终极无花版全兼容FC设计就实现了
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发表于 2014-10-2 03:30:53 | 显示全部楼层

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发表于 2014-10-2 03:37:13 | 显示全部楼层
同时,我保留74HC373的看法,速度对于上升下降边沿斜坡的斜率有直接关联,速度越快,电平跳变斜坡就越陡,信号时分重叠的可能性就越小
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发表于 2014-10-2 12:13:08 | 显示全部楼层
不拘一格 发表于 2014-10-2 03:37
* w6 d4 |0 r& s- r同时,我保留74HC373的看法,速度对于上升下降边沿斜坡的斜率有直接关联,速度越快,电平跳变斜坡就越陡, ...
9 K& f# Y5 b* N/ c7 K, l. {
高手!
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 楼主| 发表于 2014-10-2 17:42:41 | 显示全部楼层
不拘一格 发表于 2014-10-2 03:18
* |2 V" a# u* B) ]9 g) x我有灵感,74HC08输出直接去卡带56脚,应该就可以了。不需要双向缓冲器。8 j: [, V; k2 D* w9 _. ^
6 y: D1 E# Y2 Y+ S5 n! ~" x: @
请验证我的思路,如可以,那么就 ...
, p" Y; p7 E$ \* ^
直接控制PPU给CHR-ROM的CS信号就可以避免总线冲突,之前真没有想到。" a7 Z4 i/ N, y3 p( q4 a! b$ a
卡带的CS信号是不会有人敢省略的,您的办法又将电路简化了,2片芯片即可达成目标。" I  d5 D; ^0 ?& u$ K
非常感谢这位朋友的提示,希望今后也能多交流。
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 楼主| 发表于 2014-10-2 21:04:50 | 显示全部楼层
刚刚重新看了下PPU的内存访问时序,发现控制到卡带的A13信号貌似并不可靠,原因如下:! J' B( [1 ^8 w# t( b: C

8 M$ z: P" R2 ~3 M如果在第二周期发出CHR-ROM的CS信号的话,那么CS信号的周期将减少一半时间变为186.24ns,这对于速度小于150ns的内存/ROM来说不会造成问题,但对于速度>=200ns的存储器就会出问题(cs信号的周期太短不满足存储器芯片的TACS参数),所以这个方案有可能使机器不兼容使用慢速MASKROM的早期盗版卡或正版卡带。
' k2 f! L. I. k: D- M$ U) \# }6 s
- w9 I$ I% s' \! n% k! f1 Z6 g看来要做到卡带全兼容,总线收发器还是无法省略......
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发表于 2014-10-2 23:50:57 | 显示全部楼层
本帖最后由 不拘一格 于 2014-10-2 23:55 编辑
  O9 U& C: ]: m+ L9 O# B
ly63 发表于 2014-10-2 21:04
4 X- g6 ?3 F) q; ]' m# V* p9 I刚刚重新看了下PPU的内存访问时序,发现控制到卡带的A13信号貌似并不可靠,原因如下:
6 Q" }2 p( Z# c% x) [! G& s
# }, I4 D5 a, B如果在第二周期发出 ...

# P* [8 N  N1 M5 A
9 _% t4 U  m+ I5 n& h0 o; M' C. o应该没什么问题的,其实在ROM内部,CS与RD信号也是一起接到与门的。CS与WR也同样。只是由于少了根RD(OE)线而在外面搭电路完成本身ROM/RAM内部选通的逻辑而已
7 V% W3 x6 Q4 g* \# p# O" p3 o% p# w' p) |. h" P: k
有条件的话,最好实验证实下,外星卡〈爆笑三国〉〈真田十勇士汉化版〉,酷孩〈245合一〉是最好的测试卡带
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